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시스템 모델링 시뮬레이션 입문

임시 이미지 KAIST 전기및전자공학과 김탁곤 명예교수
http://kooc.kaist.ac.kr/isms1/forum/12135
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정적인 실증/Static Validation 은 구현되기 전 모델 설계시 실시 하는 것이라고 말씀하셨는데...

실행 불가로 인한 실증 한계점이 존재하므로 이에 대한 반영이 필요한 것인지요?

설계단계에서 실증 한계점의 존재 여부와 한계점을 어찌 알수 있는지요?